مكتبات مكتوبة بلغة SystemVerilog

cheshire

الحد الأدنى من RISC-V SoC 64 بت القادر على Linux مبني حول CVA6 (عن طريق نظام اللب).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

دورة تنفيذ FPGA الدقيق لمختلف متغيرات وحدة المعالجة المركزية 6502.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

ملحقات فيريلوج لإيماكس.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

جسر MIL-STD-1553 <->SPI.
  • 21
  • MIT

cortex-m0-soft-microcontroller

تنفيذ متحكم دقيق من ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

وحدة I2C Master Verilog.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

معالجة الفيديو في الوقت الفعلي مع مرشحات Gaussian + Sobel تستهدف Artix-7 FPGA.
  • 15

dnn-engine

محرك AXI-Stream Universal DNN مع تدفق بيانات جديد يتيح 70.7 Gops / mm2 على TSMC 65nm GP لـ 8 بت VGG16.
  • 15

SVA-AXI4-FVIP

خصائص YosysHQ SVA AXI.
  • 14
  • ISC

libsv

مكتبة IP لأجهزة رقمية مفتوحة المصدر ذات معلمات SystemVerilog.
  • 13
  • MIT

ndk-app-minimal

تطبيق الحد الأدنى على أساس مجموعة تطوير الشبكة (NDK) لبطاقات FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

جهاز التحكم بالمقاطعة السريعة RISC-V (عن طريق منصة اللب).
  • 11
  • Apache License 2.0

rggen-sv-rtl

وحدات SystemVerilog RTL الشائعة لـ RgGen.
  • 9
  • MIT

mips_cpu

دورة واحدة MIPS 32 بت.
  • 9

hardcloud

FPGA كجهاز إلغاء تحميل OpenMP..
  • 9
  • Apache License 2.0

risc-v-single-cycle

وحدة المعالجة المركزية Risc-V ذات الدورة الواحدة 32 بت.
  • 8

rp32

معالج RISC-V مع CPI = 1 (يتم تنفيذ كل تعليمات في دورة ساعة واحدة)..
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA بزمن وصول منخفض 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

يحتوي هذا المستودع على وحدات نمطية مختلفة تقوم بتنفيذ عمليات حسابية. (بواسطة GabbedT).
  • 2
  • MIT

v_fplib

مكتبة فيريلوج FPU.
  • 1
  • GNU General Public License v3.0

picoMIPS

معالج picoMIPS يقوم بتحويل أفيني.
  • 1
  • MIT

RV32-Apogeo

RISC-V 32 بت ، 7 مراحل ، خارج الترتيب ، معالج تخميني ذو إصدار واحد. النواة تنفذ الامتدادات B و C و M. تتوفر مخابئ I و D..
  • 1
  • MIT

risc-v_pipelined_cpu

وحدة المعالجة المركزية RISC-V مع خط أنابيب من 5 مراحل ، مكتوب في SystemVerilog.
  • 0

FPGAprojects

أكواد Verilog لمشاريع FPGA التي أعدتها في عام 2019 ، بما في ذلك وحدة المعالجة المركزية MIPS ذات 5 مراحل.
  • 0

TCB

حافلة مقترنة بإحكام ، منخفضة التعقيد ، ناقل نظام عالي الأداء.
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

تعلم أساسيات Systemverilog و testbench والمزيد..
  • 0

osdr-q10

ملفات تصميم Orion ، والبرامج الثابتة ، ورمز FPGA..
  • 0